中国提出颠覆性的晶体管技术

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在半导体技术领域，一个集成电路不仅可以在正面形成，还可以在背面形成的时代即将到来。

imec于2018年发布的CFET（互补场效应晶体管）一直被视为继FinFET和GAA之后，前景光明的下一代场效应晶体管。然而，在今年的VLSI研讨会上，北京大学发布的“倒装堆叠晶体管（FFET）”却引起了广泛关注。

2025年是场效应晶体管诞生100周年。

图 1：场效应晶体管 (FET) 发明 100 周年。来源：VLSI Symposium 2025，特别研讨会，Kazuhiko Endo 教授（东北大学）

场效应晶体管（FET）是一种利用半导体内部产生的电场来控制电流的晶体管。其基本原理由美国物理学家朱利叶斯·埃德加·利利菲尔德于1925年发明并获得专利。然而，由于当时的技术水平，FET难以实现，因此这个想法在很长一段时间内都未能投入实际应用。

大约35年后，1960年，贝尔实验室的马丁·阿塔拉（Martin Atalla）和达翁·康（Dawon Kahng）发明了金属氧化物半导体场效应晶体管（MOSFET），并在世界上首次成功使其运行。这种MOSFET成为后续半导体产业发展的基础，并成为支撑集成电路巨变的根本技术。

MOSFET技术不断发展，1971年，英特尔发布了用于计算器的“4004”处理器，该处理器采用了PMOS技术。1972年，英特尔又发布了“8008”处理器，该处理器采用了NMOS技术，能够进行更复杂的计算。

但是，“4004”采用以空穴为载流子的PMOS结构，因此工作速度较慢；“8008”采用以电子为载流子的NMOS结构，虽然可以实现高速工作，但存在功耗高的问题。

为了应对这一问题，美国RCA公司的弗兰克·万拉斯（Frank Wanlass）于1963年发明的CMOS（互补MOS）技术引起了人们的关注，该技术比PMOS和NMOS更早出现。CMOS是一种将PMOS和NMOS成对组合在一起的技术，可同时实现低功耗、高速运行和高集成度。CMOS技术最初发明时，由于制造复杂性，并未得到广泛应用，但其真正价值很快得到了重新评估。

20世纪80年代，随着VLSI（超大规模集成电路）时代的到来，CMOS占据了主导地位。CMOS标志着半导体技术飞速发展的转折点，这是因为CMOS电路的微型化使得同时实现高速化、低功耗化和高集成度成为可能。

这一演变的理论基础是IBM的罗伯特·H·丹纳德（Robert H. Dennard）于1974年提出的“丹纳德缩放定律”。丹纳德证明，通过以一定的速率降低晶体管的尺寸和电压，可以提高运行速度等性能，同时降低功耗。

此后，半导体行业一直遵循这一“缩放定律”不断推进微型化。然而，自2000年代中期以来，这一定律已达到其物理和电气极限。即使进一步微型化，运行速度也不再按比例提高。

为了克服这一挑战，业界不断探索新技术。2011年，英特尔成功量产采用FinFET（一种三维晶体管）的处理器。此外，2022年，三星电子成为全球首家在3纳米工艺中量产采用环绕栅极（GAA）结构的逻辑半导体的公司。2025年，台积电将紧随其后推出2纳米工艺，英特尔也将紧随其后推出其“18A”工艺。

因此，2025年将是新型晶体管结构“GAA”应用开花的一年。下面，笔者将详细探讨GAA发展至今的历史历程。

三星的YY Masuoka在VLSI会议上以《GAA “G”enuine “A”rchitecture for “A”I generation》为题发表演讲。

根据Masuoka的研究，关于GAA的首次演讲是在2002年的VLSI研讨会上进行的（图2）。此后，与GAA相关的演讲数量一直在波动，但自2020年以来一直呈上升趋势，2022年，三星开始量产配备GAA的逻辑半导体。此外，预计台积电和英特尔将在2025年效仿。

图 2：自 2002 年 GAA 论文发表以来 20 年的量产情况。来源：VLSI Symposium 2025，特别研讨会，YY Masuoka（三星）

如图 3　所示，GAA 的优势已通过 SRAM 验证。如图所示，随着技术节点的进步，SRAM 的密度每代都需要增加 1.5 到 2 倍，但通过将 FET 从平面型转换为 FinFET，再转换为 GAA，可以降低 SRAM 单元高度，同时增加晶体管 Weff（有效沟道宽度）。因此，通过从 FinFET 转换为 GAA，可以将 SRAM 的密度提高约 20%。

Masuoka 在这张幻灯片上得出的第一个结论是“GAA 是未来芯片扩展的必需品。

图 3 结论 1：GAA 是未来实现芯片扩展的必需品。 来源：VLSI Symposium 2025，特别研讨会，YY Masuoka（三星）

接下来，Masuoka 展示了通过将晶体管结构从 FinFET 转换为 GAA，可以将 SRAM 性能提高 20% 以上，将局部失配减少 10% 以上，并将待机漏电流降低 30% 以上（图 4）。换句话说，通过采用 GAA，可以同时改善 PPA（功耗、性能和面积）。

Masuoka 在这张幻灯片上的第二个结论是“GAA 是 PPA 增强的必要条件。 ”

图4 结论-2，GAA 对于 PPA 增强至关重要。来源：VLSI Symposium 2025，特别研讨会，YY Masuoka（三星）

Masuoka进一步表示，三星将在2022年全球率先开始量产采用GAA的逻辑芯片，台积电和英特尔将在2025年紧随其后，而Rapidus也计划在2027年量产GAA。在结论3中，他总结道：“现在GAA已经实现。”（图5）。

益冈最终的结论是，这将是GAA未来100年的关键转折点，并强有力地发出“GAA将引领另一个奇迹。 ”（图6）。

图5 结论-3，现在GAA已经实现。来源：VLSI Symposium 2025，特别研讨会，YY Masuoka（三星）

图6 结论：GAA 将引领另一个奇迹。来源：VLSI Symposium 2025，特别研讨会，YY Masuoka（三星）

那么，GAA的未来又将如何发展呢？

其中一项领先的候选技术——北京大学吴恒教授公布的“倒装堆叠晶体管”（Flip FET）——引起了广泛关注。

图 7显示了 VLSI 研讨会上技术（设备/工艺）和电路领域按地区提交和接受的论文数量。

首先，从图7A中各地区投稿论文数量的趋势来看，可以明显看出，中国的投稿数量自2021年左右以来持续快速增长，到2025年更是达到了惊人的283篇。同时，从图7B中录用论文数量来看，中国共提交了50篇论文，位居第三，仅次于第一名的美国（56篇）和第二名的韩国（55篇）。然而，考虑到中国近年来的显著增长，2026年后中国跃居第一的可能性很大。

接下来，图8显示了技术与电路领域论文总数排名前11的机构。中国在这方面的表现同样引人注目，北京大学排名第4（12篇论文），清华大学排名第6（8篇论文），澳门大学和复旦大学均位列第11（各5篇论文），取得了长足的进步。

图8：技术与电路领域论文被接受数量最多的Top 11机构。来源：作者根据2025 VLSI Symposium新闻发布会资料制作

简而言之，中国高校在国际半导体会议VLSI研讨会上的影响力正在迅速提升。此外，在中国高校的演讲者中，有很多二三十岁的年轻研究人员。换句话说，可以说，中国的年轻力量主导了今年的VLSI研讨会。

北京大学吴恒教授表示，2025年将是自2004年首次演示3D堆叠CMOS以来的大约20年（图9）。在此期间，2005年成功演示了3D堆叠FinFET，2009年欧洲CEA-Leti演示了第一块3D堆叠12英寸晶圆。

图 9 3D 堆叠 FET 的历史。来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片“在 300 毫米晶圆上首次实验演示倒装 FET（FFET）中的双面 N/P FET，用于亚 1nm 节点的堆叠晶体管技术。”

随后，在2018年的VLSI研讨会上，imec发布了CFET（互补场效应晶体管），这是一种垂直配置的PMOS和NMOS。在台积电等尖端逻辑半导体制造商的路线图上，CFET排在GAA之后。换句话说，在FinFET和GAA之后，FET将进入CFET时代，这似乎已成为半导体行业的共识。

然而，就在这其中，北京大学吴恒教授团队在2024年VLSI研讨会上提出了一种名为倒装堆叠晶体管（FFET）的新型3D堆叠晶体管概念，并于2025年宣布成功演示了其运行。

在下一节中，笔者将解释Flip FET概念背后的技术背景。

在2nm及以后的工艺中，FET将从GAA过渡到CFET，并将采用背面电源输送网络（BSPDN）作为布线技术（图10）。

图 10 晶体管从 GAA 变为 CFET，布线至 BSPDN 。来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片来自“在 300 毫米晶圆上对倒装场效应晶体管 (FFET) 中的双面 N/P FET 进行首次实验演示，用于亚 1nm 节点的堆叠晶体管技术。”

BSPDN是一种在晶圆表面形成晶体管和信号布线，然后在晶体管背面构建电源线的技术。英特尔将这项技术称为“Power Via”，预计从“18A”工艺开始采用。

需要 BSPDN（或 Power Via）的主要原因有两个：

第一，传统的供电方式是从晶体管和信号线的上方供电，在较长的供电路径上容易产生电压下降。而通过从背面直接供电，可以显著降低电压下降。

第二，过去，晶体管上方有十几层的信号线和粗电源线混杂在一起，信号线和电源线很容易相互干扰，给布线设计带来了很大的限制。通过将晶圆正面的信号线与背面的电源线分开，可以消除两者之间的干扰，从而可以提高晶圆正面的布线密度。

如上所述，BSPDN 有望在 GAA 世代中得到全面应用。在此背景下，我们将使用图 11解释Flip FET 背后的概念。

图 11：如果我们不仅制作电源线，还在背面制作信号线和场效应晶体管 (FET) 会怎样？来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片来自“在 300 毫米晶圆上首次实验演示倒装场效应晶体管 (FFET) 中的双面 N/P FET，用于亚 1 纳米节点的堆叠晶体管技术。”

这样一来，就设计出了在正面制作FET和信号线，在背面制作FET、信号线和电源线的方案。那么，为了实现这个想法，究竟采用了什么样的工艺呢？

将参考图描述在正面和背面形成FET的工艺。

图 12. 在正面 (FS) 和背面 (BS) 分别形成 FET 。来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片来自“在 300 毫米晶圆上对倒装 FET（FFET）中的双面 N/P FET 进行首次实验演示，用于亚 1nm 节点的堆叠晶体管技术。”

（1）采用自对准有源技术形成场效应晶体管（FET）沟道区。（2）形成元件隔离（浅沟槽隔离，STI）结构。（3）在正面形成NMOS晶体管及其布线层。（4）将另一片晶圆键合到已经形成的硅晶圆上。（5）将晶圆倒装，这是该工艺的关键点。（6）倒装后，对上层晶圆进行减薄。（7）进一步去除硅，露出有源层。（8）在背面形成PMOS晶体管及其布线层。

这项技术之所以被称为“Flip FET”，是因为它包含了键合后倒装晶圆的工艺。实际上，我们利用Flip FET工艺在晶圆正面形成了FinFET NMOS，在背面形成了FinFET PMOS（图13）。NMOS和PMOS的性能都很好（图14）。

图 13：在正面形成 NMOS，在背面形成 PMOS 。来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片来自“在 300 毫米晶圆上对倒装场效应晶体管 (FFET) 中的双面 N/P FET 进行首次实验演示，用于亚 1nm 节点的堆叠晶体管技术。”

图 14 确认 PMOS 和 NMOS 的操作。来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片“在 300 毫米晶圆上首次实验演示倒装场效应晶体管 (FFET) 中的双面 N/P FET，用于亚 1 纳米节点的堆叠晶体管技术。”

吴恒教授提出了一种在背面形成PMOS和布线层，然后在正面形成NMOS和布线层的工艺，以解决Flip FET应用的热预算问题。在该方法中，晶圆键合和倒装操作进行了两次（图15）。

图 15 在 BS 上创建 PMOS，然后在 FS 上创建 NMOS 的过程[点击放大] 资料来源：VLSI 研讨会 2025 幻灯片，T10-3，吴恒（北京大学），“在 300 毫米晶圆上首次实验演示倒装场效应晶体管 (FFET) 中的双面 N/P 场效应晶体管，用于亚 1 纳米节点的堆叠晶体管技术。”

接下来，应用相同的Flip FET工艺，在正面和背面制作CMOS结构，并对其工作特性进行评估（图16）。吴恒教授课题组在T22-4技术专场做了关于此主题的专题报告。

图 16 演示使用倒装 FET 在两侧形成 CMOS 。来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片来自“在 300 毫米晶圆上首次实验演示倒装 FET（FFET）中的双面 N/P FET，用于亚 1 纳米节点的堆叠晶体管技术。”

此外，吴恒教授计划将Flip FET技术应用于亚1纳米节点，其路线图如图17所示。同课题组的彭万跃教授在技术分会T22-3上对该路线图进行了详细的展示。

吴恒教授以图18结束了他的演讲。阿波罗计划将火箭降落在月球正面，但未来或许可以登陆月球背面。同样地，他总结道，在半导体技术领域，一个集成电路（IC）不仅可以在正面形成，还可以在背面形成的时代即将到来。

图 17：CMOS 路线图上的倒装场效应晶体管 (FFET)。来源：VLSI 研讨会 2025，T10-3，吴恒（北京大学），幻灯片来自“在 300 毫米晶圆上首次实验演示倒装场效应晶体管 (FFET) 中的双面 N/P 场效应晶体管，用于亚 1 纳米节点的堆叠晶体管技术。”

图 18 未来将在晶圆的两面创建 IC。来源：VLSI Symposium 2025，T10-3，吴恒（北京大学），幻灯片来自“在 300 毫米晶圆上首次实验演示倒装场效应晶体管 (FFET) 中的双面 N/P FET，用于亚 1 纳米节点的堆叠晶体管技术。”

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