RISC-V欧洲峰会，一系列新进展来了！

本文由半导体产业纵横（ID：ICVIEWS）编译自eetimes

RISC-V，跑出加速度。

在巴黎举行的 RISC-V 欧洲峰会 2025 的主题演讲中，Codasip 欧洲、中东和非洲地区销售副总裁 Emmanuel Till-Vattier 简要介绍了产品更新，包括从 Arm 快速迁移到 RISC-V 的新可能性、新的核心定制功能以及能力硬件增强 RISC 指令 (CHERI) 内存保护方面的最新进展。

Till-Vattier 表示，Codasip 专注于三个目标：“一是让 RISC-V 内核易于定制。二是确保其安全。三是确保安全性。”

5 月初，这家总部位于慕尼黑的公司推出了 Codasip L150，这是一款专为实时嵌入式应用设计的“低功耗、面积高效、三级、32 位 RISC-V 核心”。

Till-Vattier 表示：“它的一个优点是可定制，但它也有一个非常小的浮点单元，一个符合 RISC-V Zfinx 扩展的单精度浮点。”

Codasip 声称，通过部署实现 Zfinx RISC-V 扩展的面积高效浮点单元，并结合坐标旋转数字计算机 (CORDIC) 硬件加速器来处理自定义指令，L150 实现了约 38.9 倍的性能提升，而硅片面积的增加却微乎其微。

Till-Vattier 还重点介绍了 Codasip 使用通用微控制器软件接口标准 (CMSIS)（用于 DSP 和神经网络）加速 RISC-V 嵌入式应用程序的方法。CMSIS 最初的设计目的是使 Arm 应用程序能够在 Arm 处理器产品组合中无缝运行。通过利用 Codasip 的 CMSIS-DSP 和 CMSIS-NN 库，为传统 Arm 内核开发的应用程序可以在针对领域优化的 RISC-V 实现上运行，而无需进行软件修改。

“大约九个月前，我们就决定，在嵌入式领域，让软件从 Arm 移植到 RISC-V 变得尽可能简单至关重要，”Till-Vattier 说道。“由于 Arm 的 CMSIS 是一个非常流行的 API，我们决定移植 CMSIS-RTOS、CMSIS-NVIK、CMSIS-DSP 和 CMSIS-NN。所有这些 API 都已由 Codasip 移植到 RISC-V，这意味着如果您正在使用 CMSIS，迁移过程将非常顺利、轻松。”

他补充道：“我们还提供定制加速器和定制指令，以提高 Arm 的性能。”

根据剑桥大学的定义，CHERI 通过新的架构特性扩展了传统的硬件 ISA，从而实现细粒度的内存保护和高度可扩展的软件隔离。Codasip 最近与剑桥大学合作开发了 RISC-V 的 CHERI 扩展，并发布了 CHERI-RISC-V 的首个商业实现：X730 处理器。

Till-Vattier 表示：“CHERI 是一项令人着迷的网络安全关键技术，我们现在可以在 Cheri X730 应用处理器上演示 CHERI Linux 的运行。”

随着汽车行业日益转向 RISC-V，Codasip 开发了 L730 嵌入式内核，以满足汽车安全保障需求。它符合 ISO/SAE 21434 和 ISO 26262 标准，最高可达 ASIL D 完整性等级。Codasip L730 还支持 RISC-V 标量加密扩展，并利用 CHERI 来提升硬件层面的安全性。

最后，Till-Vattier 指出，Codasip 已获得资格，作为欧洲超级计算项目“欧洲 RISC-V 数字自主”（DARE）的一部分，提供基于 RISC-V 的通用处理器。DARE项目旨在构建一个超级计算机堆栈，该堆栈采用在欧洲设计和开发的高性能、节能的 RISC-V 处理器和加速器。欧盟已承诺为该项目的第一三年阶段提供 2.4 亿欧元。

“在地缘政治带来诸多不确定性的时代，重要的不仅仅是你的知识产权有多好，还有你的知识产权来自哪里，”蒂尔-瓦蒂尔说道。“根据Codasip的政策，我们所有的研发都在欧洲大陆进行，这对我们的一些客户来说很重要。”

另一家公司，也发布了其RISC-V产品的最新进展。

 如何利用可扩展的 RISC-V NPU 架构增强 AI 计算？

在短短两年内，Semidynamics 已经“从带有 AI 的 RISC-V 发展到带有 RISC-V 的 AI”。

2023 年，这家总部位于西班牙巴塞罗那的初创公司走出隐身模式，推出了一系列完全可定制的 64 位 RISC-V 内核，旨在处理机器学习、人工智能和高性能计算所需的大量数据。同样在 2023 年，Semidynamics 发布了可定制的矢量单元，每周期可提供高达 2048 位的计算能力，实现前所未有的数据处理能力，并采用 Gazzillion Misses 技术“隐藏内存墙，保持机器正常运行”，Politz 说道。

Gazzillion Misses 为每个内核提供高达 128 次缓存未命中，避免了等待主内存处理数据的空闲时间。随后，Semidynamics 发布了RISC-V 张量单元来处理人工智能所需的矩阵乘法。它集成了该公司完全可定制的 64 位 RISC-V 内核和矢量单元，Gazzillion Misses 技术不断向矢量单元提供数据，从而不会出现数据未命中。

5 月初，Semidynamics 推出了 Cervell，这是一款可扩展且可编程的 RISC-V 神经处理单元，它将 CPU、矢量和张量功能结合在“完全基于 RISC-V ISA 的单个计算元素中”，Politz 表示。

“我们希望将 RISC-V ISA 的优势带入前所未有的 NPU 市场。”

Politz 解释说，大多数 NPU 都基于专有和“秘密”指令集。“AI 模型正在快速变化和发展，这使得确保现有芯片的硬件兼容性变得困难。RISC-V ISA 适用于现代并行工作负载。矢量指令在同一 ISA 下充当 GPGPU（通用图形处理单元），能够有效、高效地处理不断增长的数据量。”

软件支持可以基于通用的 RISC-V 工具链，并结合 ONNX 等开源方案。“这将使用户拥有前所未有的自由度，能够应对模型变更和创新 AI 计算工作负载的部署，”Politz 说道。

ONNX 项目最初由微软定义，它定义了 AI 模型的通用标准，所有主流 AI 框架都支持导入或导出 ONNX 格式的模型。Semidynamics 还开发了 Aliado，这是一款 RISC-V 软件开发套件，用于对在定制 RISC-V 矢量引擎上运行的 AI 应用程序进行调试和微调。Aliado 与 ONNX Runtime 无缝集成。

该公司表示，Cervell NPU 专为加速矩阵密集型操作而设计，可实现更高的吞吐量、更低的功耗和实时响应。

Cervell 可在 2GHz 下提供高达 256 TOPS 的性能，并可从 C8 扩展到 C64 配置，使设计人员能够根据应用需求调整性能——从紧凑边缘部署中的 1GHz 8 TOPS INT8 到高端 AI 推理中的 256 TOPS INT4。

目标应用包括卷积 AI 网络、转换器、大型语言模型和生成 AI。

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