HBM5，或将在2029年到来

本文由半导体产业纵横（ID：ICVIEWS）综合

随着HBM5的到来，冷却的重要性将显著提升。

据《The Elec》报道，韩国科学技术研究院 (KAIST) 教授 Joungho Kim 表示，随着领先的内存制造商在 HBM 开发方面取得进展，一旦 HBM5 进入商业化阶段（可能在 2029 年左右），冷却技术预计将成为一个关键的竞争因素。

正如报告中所指出的，Kim 解释说，虽然封装目前是半导体制造的主要差异化因素，但随着 HBM5 的到来，冷却的重要性将显著提升。他进一步指出，随着从 HBM4 开始，基础芯片开始承担 GPU 的部分工作负载，导致温度升高，冷却变得越来越关键。

Kim 强调，目前 HBM4 使用的液冷方法（将冷却液施加到封装顶部的散热器上）在未来将面临局限性。为此，HBM5 结构预计将采用浸没式冷却，将基座芯片和整个封装都浸入冷却液中。

此前，韩国科学技术研究院（KAIST Teralab）公布了HBM4至HBM8的技术路线图，涵盖2025年至2040年。该路线图概述了HBM架构、冷却方法、TSV密度、中介层等方面的进展。金教授还指出，正如报告所示，预计通过异构和先进的封装技术，基础芯片将转移到HBM堆栈的顶部。

未来的 HBM 架构和冷却创新

HBM的散热问题是一个关键的挑战。随着存储器产品的发展，散热问题愈发严峻，导致这一问题的原因有多个：例如，由于表面积减少和功率密度增加，半导体微型化会直接影响产品的散热性能；对于HBM这样的DRAM堆叠产品，热传导路径较长会导致热阻增加，热导性也会因芯片之间的填充材料而受限；此外，速度和容量的不断提升，也会导致热量增加。

若无法充分控制半导体芯片产生的热量，可能会对产品性能、生命周期和功能产生负面影响。这是客户重点关注的问题，因为此类问题会严重影响其生产力、能源成本和竞争力。

报道称，HBM7 需要嵌入式冷却技术，以允许冷却液在堆叠的 DRAM 芯片之间流动，为此，Kim 教授引入了流体硅通孔 (TSV)。除了标准 TSV 之外，还将采用新型通孔，包括热通孔 (TTV)、栅极 TSV 和热通孔 (TPV)。

HBM7 预计还将与高带宽闪存 (HBF) 等新架构集成，其中 NAND 闪存采用 3D 堆叠结构，类似于 HBM 中的 DRAM。展望未来，正如报告中强调的那样，HBM8 将直接在 GPU 上安装内存。

键合技术是 HBM 性能的关键

此外，Kim 还表示，除了冷却之外，键合也将成为决定 HBM 性能的另一个关键因素。Kim 表示，从 HBM6 开始，将引入一种结合玻璃和硅的混合中介层。

TrendForce也指出，DRAM 行业对 HBM 产品的关注度正日益转向混合键合等先进封装技术。各大 HBM 制造商正在考虑是否在 HBM4 16hi 堆叠产品中采用混合键合技术，但已确认计划在 HBM5 20hi 堆叠产品中采用该技术。

晶圆键合也被称为混合键合，即芯片垂直堆叠，通过硅穿孔（TSV）或微型铜线连接，I/O直接连接，没有用到凸块连接。根据芯片堆叠方式，还有分为晶圆到晶圆（wafer-to-wafer）、晶圆到裸晶（wafer-to-die）和裸晶到裸晶（die-to-die）。

现在的DRAM是在同一晶圆单元层两侧周边元件，这会使表面积扩大，而3D DRAM则是基于现有的平面DRAM单元来做垂直堆叠，就像目前的3D NAND的单元垂直堆叠一样。三星和SK海力士都计划在不同DRAM晶圆上制造“单元”（Cell）和周边元件（peripherals），然后再通过混合键合连接，这将有助于控制器件的面积、提高单元密度。

SK海力士曾在其第三代8层堆叠的HBM2E上进行过测试，使用混合键合制程后，通过了所有可靠性测试。SK海力士还评价了该HBM在高温下的使用寿命，检查产品出货后客户在芯片黏合过程中可能出现的潜在问题。目前，SK海力士计划在新一代的HBM4上采用混合键合技术。

目前三星也在研究4F Square DRAM，并有望在生产中应用混合键合技术。4F Square是一种单元数组结构，与目前商业化的6F Square DRAM相比，可将芯片表面积减少30%。

另外，三星在其论文中指出，未来16层及以上的HBM必须采用混合键合技术。三星称，降低堆叠的高度是采用混合键合的主因，内存高度限制在775微米内，在这高度中须封装17个芯片（即一个基底芯片和16个核心芯片），因此缩小芯片间的间隙，是内存大厂必须克服的问题。

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